今さら聞けない半導体製造工程「設計、製造、組立、テスト」〜半導体入門講座(14)

半導体ICの高集積度が進むにつれ、一つのチップ上に数十億個のトランジスタが集積されることになり、1個のトランジスタをみるのに肉眼どころか電子顕微鏡を使用せずにはみられない世界になりました。この微細な半導体はどのように作られるのでしょうか。今回は、半導体製造工程を、設計、製造、組立、テストの4つ工程に分けて解説していきます。

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半導体ができるまで〜「設計、製造、組立、テスト」工程

半導体製品の開発は、一般的な製造業と同様、設計から始まる。半導体チップは、特に集積度の高い集積回路(Integrated Circuit:IC)は、チップの上から回路を見ても大変複雑である。<写真1>のIntelのチップは、シリコンチップ上に数十億個のトランジスタが集積されており、もはや1個のトランジスタを肉眼どころか光学顕微鏡でさえ見ることができない。観察するには電子顕微鏡の世界になる。

<写真1>最も複雑な半導体チップは大都市を上空から見たような模様である。サンプルはIntelの最新チップの例(提供:Intel)
<写真1>最も複雑な半導体チップは大都市を上空から見たような模様である。サンプルはIntelの最新チップの例(提供:Intel)


1個のトランジスタから数10億個ものトランジスタを集積する設計図はどうやって描くのだろうか。集積度が低い時代は、ほとんど人手で設計していた。トランジスタ1個、例えばCMOSトランジスタは<図1>のように、上から見た平面図(上)と断面図(下)で描いていた。上の平面図が、各々1個のMOSトランジスタを表している。シリコン基板に、n領域、p領域、絶縁領域、メタル領域などを形成し、トランジスタを製作する。

<図1>nチャンネルMOSトランジスタ(左)とpチャンネルMOSトランジスタ(右)
<図1>nチャンネルMOSトランジスタ(左)とpチャンネルMOSトランジスタ(右)


<図1>のトランジスタ1〜2個の図が<写真1>の中に含まれるのだが、肉眼では見えない。<写真1>のように複雑な回路を設計するためには、集積回路をトランジスタからデジタル論理回路、論理記述へと次第に抽象的なレベルに上げていく。トランジスタをつなぎ合わせて回路を組立ていくわけにはいかないほど複雑だからである。そこで、上位の抽象的な論理記述から設計は始めていく。IC設計は<図2>のように、抽象的な設計から次第に回路、トランジスタへと展開していく。

<図2>デジタルICの設計手順
<図2>デジタルICの設計手順


「設計」工程~コンピュータ言語を使って機能を記述

ここで使われる手法が、コンピュータ高級言語を使って、機能を記述していく方法である。HDL(Hardware Description Language:ハードウェア記述言語)やVerilogと呼ばれるコンピュータ言語を使って機能を記述していく。ここでは回路の知識はまったく必要なく、あくまでもコードを書いていくだけの世界となる。記述したプログラミングはRTL(Register Transfer Level)と呼ばれる形式で出力される。RTLは論理回路を表現する。半導体チップはデジタルの論理回路で表現されるためだ。<図3>にAND回路とOR回路をVHDLで書く例を示す。

<図3>上半分(「end and_or;」まで)はVHDLでANDとORを表し、RTLは下半分のコードで表している
<図3>上半分(「end and_or;」まで)はVHDLでANDとORを表し、RTLは下半分のコードで表している


出力されたデータはプログラミングのミスがないかどうかバグを検出し修正する作業や、機能記述が適切かどうかの検証作業がある。このためRTLは、その後の工程につながる合成作業と、検証するためのシミュレーション作業の両方に使われる。もちろん、この段階ではまだ実際の回路になっていない。

RTLは、単なる論理情報を記述しただけなので、論理合成ソフトウエアを使って自動的に回路の接続に関する物理情報(コード)であるネットリストに展開する。ネットリストは単なるコードであるが、回路図のシンボルをコードに当てはめることで回路図を作成する。論理合成ソフトウエアはRTLから回路図を自動的に合成してくれるという強力なツールである。

ネットリストで回路情報まで得られたら、今度は論理回路の配置レイアウトと配線作業がある。ここももちろん、人手ではなく自動的にCADで行う。ICには、レジスタをはじめフリップフロップなどさまざまな論理回路で構成されている。それらをどのように配置するかによって性能や消費電力を大きく左右する。

回路ブロックが離れすぎていれば配線が長くなり遅延が起こり一つのブロックには信号が届いても他のブロックには届いていない、といったタイミング上の問題が起きることがある。また信号配線の配置によってはクロストークが起き、誤動作につながったり、思いもしなかった場所に意図しない静電容量である寄生容量や誘導起電力が生じるインダクタンスがあって遅延が起きたりすることもある。

このためタイミングが要求通りに合っているかどうかのシミュレーション検証と最適化が必要になる。ここでも自動レイアウトツールがある。このツールには、あらかじめマクロセルライブラリを用意しておく必要がある。フリップフロップやAND、ORなどの論理セルだけではなく、RAMやROMなどのメガセルを準備する。さらにレイアウト上で守らなければならない配線幅や配線間隔などの設計ルールという制約を加えておく。

自動レイアウトツールは配線も可能になっているため、タイミングで遅延が許容範囲かどうかの検証作業もある。最終的に論理接続情報やタイミングが満足されれば完成としてマスク情報に変換する。マスク情報はGDS-IIというフォーマットで出力することでマスクメーカーに提供する。マスクメーカーがフォトマスクをファウンドリやICメーカーに依頼する。
以上が設計工程である。


「製造」工程~リソグラフィ技術で回路パターンをウェーハに転写する

製造では、設計側が作成したマスクデータを元に回路パターンを形成していく。例えば、<図1>の下の断面図にあるように、nチャンネルMOSトランジスタを構成する場合、最初にゲートのシリコン酸化膜をウェーハ一面に形成、その上に多結晶シリコンゲートを形成し、多結晶シリコンとゲート酸化膜を上の図にあるようにカットしてパターンを作成する。

文章で書くと簡単だが、生の単結晶シリコンウェーハを最初に酸化する場合には、まず表面をきれいに洗浄し、乾燥した上で、酸化炉に入れて酸素を流しながら高温でシリコンを酸化させる。この工程だけでも、洗浄→乾燥→酸化という3つの工程を通る。その後、多結晶シリコンを成長させる場合はCVD(Chemical Vapor Deposition:化学気相成長)法で形成するが(<図4>の①)、これも酸化と同様に洗浄→乾燥→CVD炉に入れる、という工程を通る。

<図4>MOSトランジスタの製造工程の一部。多結晶シリコンゲートのパターン形成まで
<図4>MOSトランジスタの製造工程の一部。多結晶シリコンゲートのパターン形成まで


その後、ゲートとなる多結晶シリコンのパターンを<図1>の上の平面図のように加工する。ここでは回路パターンをシリコンウェーハに転写するリソグラフィ技術を使う。リソグラフィ工程では、洗浄→乾燥を経た後、フォトレジストを塗布する。フォトレジストは光のあたった所だけ現像液に溶けるが当たらない所は現像液に浸しても残る。あるいはその逆のモノもある。フォトレジストは粘度の高い液体なので、焼き固める(ベーク)。さもないとその上に載せるマスクにべっとりついてしまう。

フォトレジストをベークした後、イエロールームで紫外線をマスクの上から照射する。フォトマスクはガラス基板の上にクロムという金属膜で回路パターンが描かれている。フォトレジストは光が当たった部分(クロム金属がない部分)が反応し現像液で溶けてしまうが、光が当たらなかった部分は溶けずに残るため、<図4>の②のようになる。ただし、その逆のレジストもある。

このリソグラフィ工程も、洗浄→乾燥→レジスト塗布→プリベーク→紫外線露光→現像→ポストベークまで経た後に、多結晶シリコン膜をプラズマエッチングする。この場合は、フォトレジストが残っている部分の下の多結晶シリコンはエッチングされずに残る(<図4>の③)。多結晶シリコンのエッチング後はレジストをプラズマ炉に入れて除去し、多結晶シリコンのパターンが形成される(<図4>の④)。この後の処理でも、洗浄→乾燥という工程を通る。

以上、見てきたように回路パターンをシリコン上に焼き付けるにはかなりの工程を通る必要がある。多結晶シリコンのパターンを描くだけでもかなりの多くの工程を通る。この後はソースとドレインの領域を形成するためのヒ素のイオン注入、アニール、電極形成などの工程を経てトランジスタ1個の工程が終わる。

実際のICでは、トランジスタとトランジスタを分離するための絶縁膜を形成しなければならない。加えて、ドレインやソースの領域形成や、配線形成、それも10層程度の多層配線も加わる。最先端のICプロセスとなると、MOSトランジスタが上のようなプレーナ型(平面)ではなく、FinFETと呼ばれる3次元構造を形成しなければならないため、工程はもっと複雑になる。このためマスク数は数十枚にも上り、リソグラフィ工程をマスクの数だけ処理しなければならない。ウェーハ投入からICの完成まで1か月半~2か月くらいかかる。


「組立」工程~チップ1個ずつ切り分ける

ウェーハが完成すると、次はいわゆる後工程と呼ばれる組立工程に入る。この組立工程では、最初にダイシングという工程を経て、数mm×数mmの大きさのチップ1個ずつに切り分けられる。ICチップは小さいものだと1mm×1mm程度のものから大きいものだと15mm×20mm程度のものまであるが、ステッパ露光機の露光領域が22mm角なので、それ以上の大きさのICチップはほとんどない。

そして切り取った1個のチップをプラスチックパッケージに封止して外部の湿気やゴミなどからシリコンチップを守らなければならない。同時に、ICのリード線を使いやすい大きさに取り付けていく。

この後工程では、チップに切り分けた後、トレイに並べてピック&プレイスという実装機に載せて、リードフレームと呼ばれる金属板か、小さなプリント回路基板に取り付ける。ICにリード線がついている場合と、端子となる金属部分がハンダボールの形になっている場合がある。話を簡単にするため、リードフレームの薄い金属板に取り付ける場合を紹介しよう。

マウント工程では、チップを真空チャックで吸い上げリードフレームと呼ばれる金属板をヒーターの上に乗せ、熱した板の上にチップを接着する。リードフレームにはICの外部端子となる金属が加工されており、その中心部分にチップが載っている。その次はワイヤーボンディング工程に移る。ここでは、ICチップ上には外部接続用の金属パッドが設けられており、その部分に熱圧着で直径が50ミクロン程度の細いワイヤーでパッドと、リードフレーム上の端子部分をつないでいく。

外部端子となるべきリードフレーム上にチップとワイヤーがつながれたら、チップの部分をスッポリと覆うように樹脂で封止する。ここでは、高温で溶かした樹脂を型に流し込み、圧力をかけてICチップの部分に到達させる。

最後にリードフレームのリード線となるべき金属を折り曲げ、ICとして完成する。この間、モールドで樹脂を流し込んだ時の無駄となるバリを取ったり、外観に傷がないかを調べたりして、問題なければ製品名を捺印する。

「テスト」工程~電気的特性や論理回路チェック

完成したICは最終的にテストする。これまでの間、ウェーハ処理の工程の中でもテストは行い、正常に加工されているかどうかをチェックしている。ウェーハ完成後にもテストを行い、ここで不良品と判定されれば、組立工程に回さない。できるだけ、工程の前の部分での検査を厳しく行い、良品だけを最後まで処理していくという考え方で、無駄を省く。

ICになってからは電気的な特性やロジックが正常かどうかのテストを行い、設計通りのロジックが得られているかどうか、さらに動作タイミングに異常がないか、さまざまな1、0のパルス波形をテストパターンとして組み合わせた論理をチェックする。最終的に正常と判断されたものだけが出荷される。



著者:津⽥建二(つだ・けんじ)
技術ジャーナリスト。東京⼯業⼤学理学部応⽤物理学科卒業後、⽇本電気(NEC)⼊社、半導体デバイスの開発等に従事。のち、⽇経マグロウヒル社(現在⽇経BP 社)⼊社、「⽇経エレクトロニクス」、「⽇経マイクロデバイス」、英⽂誌「Nikkei Electronics Asia」編集記者、副編集⻑、シニアエディター、アジア部⻑、国際部⻑など歴任。

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